2014 – Lavoro attuale SM Optics S.r.l. – SIAE Microelettronica S.p.A.
Ingegnere Hw digitale nel campo delle telecomunicazioni (real-time). Laboratorio R&D FPGA.
– Sviluppo di apparati 5G che supportano e convertono simultaneamente tecnologia OTN/ODUx , a pacchetto e
SDH. Con gestione/trasporto, conversione/elaborazione e rigenerazione trama.
– Implementazione moduli di backplane per gestire datapath da/verso transceivers : allineatori otn, tdm e sdh, bip,
fec, link e rate adapter, scrambler lineari e moltiplicativi,…
 – Sviluppo tool in C per generazione automatica di moduli (codice hardware sintetizzabile e ambiente di test) quali
scrambler/descrambler, lfsr, prbs, crc.
– Sviluppo tool in C per generazione automatica di mappature pci (codice hardware sintetizzabile, basate su
standard av-mm), register list, documentazione, api software di basso livello ed integrazioni successive per board
software, ulteriore ambiente python per test.
– Sviluppo tool in C++ per generazione automatica di moduli encoder/decoder Fec Reed-Rolomon (codice
hardware sintetizzabile).
– Implementazione traffic manager (gestione code, shaper, policer, scheduler, condizioni di congestione,…) e
packet processor (rale limiter, classificazione, editing del paccheto e forwarding).
Sviluppo codice pienamente parametrizzabile orientato alla riusabilità con un occhio ai vincoli di area, timing e
consumi energetici. Conoscenza prodotti Altera compresa generazione 10^, prodotti Xilinx compresa tecnologia
HyperFlex e Xilinx Ultrascale.

2014 – Lavoro attuale Consulente per Alcatel-Lucent S.p.A. / Nokia Italia S.p.A.
Ingegnere Hw digitale presso reparto R&D ASIC&FPGA.
Maintenance delle funzionalità introdotte negli apparati esistenti e sviluppo di nuove feature. Supporto al cliente.

2006 – 2014 Alcatel-Lucent Italia S.p.A.
Ingegnere Hw digitale presso reparto R&D ASIC&FPGA.
Sviluppo di sistemi di telecomunicazioni, conversione e smistamento dati, per diverse richieste e fabbisogni
dell'utente (mediante FPGA A ltera e Xilinx). Soluzioni di traffic manager, packet processor per tecnologia
2G/3G/4G in contesti PTN e SDH-to/from-PTN.
Fasi di sviluppo: progettazione, modellizzazione (C/Matlab), scelte realizzative (risorse, prestazioni, consumi e
problematiche termiche), stesura e revisione codice (systemverilog, vhdl, verilog). Implementazione tool di simulazione/debug/collaudo. Supporto a demo presso cliente, problematiche in campo e supporto al tec e presso cliente.
Conoscenza ram esterne (rld ,qdr, ddrx, cam). Conoscenza interfacce spi, sfi, aurora, axi, xmii, xaui, avalon.
Conversione codice tra diverse tecnologie: riusabilità e versatilità (es: asic to/from fpga, altera to/from xilinx).
Buona conoscenza di reti di calcolatori, hub/switch/router, struttura e caratteristiche di protocolli di trasporto dati: ethernet, sonet/sdh, atm, tcp/ip, mpls.

CORSI AZIENDALI
2007: “Fundamentals of FPGA Design”
2007: “Advanced VHDL”, “FPGA – Advanced Implementation and Design for Performance”,
 “Ethernet Base”, “QoS: Qualita' del servizio”, “Reti Locali e Home Area Network”
2008: “Sicurezza in reti wireless”, “Sviluppo sicuro delle applicazioni e tecniche di attacco”
2009: “Quartus Signal Tap”, “Linux administator”, “Linux Kernel Programming and Real-time features”,
 “Valutare la sicurezza di un sistema, tecniche di hacking”
2010: “Vhdl for ASIC implementation”, “Programmazione su piattaforma PowerPc”, “From ROADM to TOADM tecnology”,
 “Synchronization in next generation network”, “Tecnologie a pacchetto in reti core/metro-core: Ethernet, MPLS”, “ESD”
2011: “Xilinx 7 series devices”, “Advanced Design with the PlanAhead”
2016: “Stratix 10 Family”, “Altera Hyperflex”, “Xilinx Ultrascale”
2017: “VCS Mx”
2018: “Reti Lte Advanced e 5G”

ISTRUZIONE E FORMAZIONE
 2007 Conseguimento esame di stato per l’abilitazione della professione di ingegnere
Università degli studi di Padova – via Gradenigo n.6/A, 35100 – Padova
Votazione Conseguita: Centododici/120.
 1998 – 2006 Laurea in Ingegneria delle Telecomunicazioni (Vecchio Ordinamento)
Università degli Studi di Padova – Via Gradenigo, n.6/A, 35100 – Padova
Tesi di Laurea: ”Sviluppo dell’Ottica di un Sistema di Crittografia Quantistica ed Acquisizione dei Dati al Ricevitore
in VHDL”, relatore: Prof. Gianfranco Cariolaro, correlatore PhD. Tommaso Occhipinti.
Votazione Conseguita: Novantatre/110.
 1993 – 1998 Diploma di Maturità Scientifica
Istituto Scientifico Statale “G.B. Benedetti”, Castello 2835, 30100 – Venezia
Votazione Conseguita: Quarantasei/60.

 CAPACITA’ E COMPETENZE PERSONALI
LINGUE ITALIANO: Madrelingua, INGLESE : Buono, FRANCESE : Scolastico.
Competenze
tecniche
Sistemi Operativi: Windows, GNU/Linux, Sistemi Operativi Embedded
 Programmi di uso frequente:
Microsoft Office/LibreOffice/LaTex.
Xilinx Ise/Vivado, ModelSim/ QuestaSim Simulator, Synopys/Vcs, Quartus, H dl Desig er.
CVS Repository/SVN/Git, Pacchetto Adobe CS/Inkscape/Gimp/Dia(xfig).
Matlab/Octave, Virtualbox, Gdb/ddd debugger.
 Programmi di uso poco frequente:
Microsoft Visual Studio, Eclipse, Pspice.
Capacità di programmazione:
Frequente utilizzo di: c/c++, tcl/tk, bash/awk/sed/expect/make/dot…, python, perl, systemverilog/verilog/vhdl.
Di scarso utilizzo: java, assembler.
Strumenti per generazione dati:
IxExplorer/Ixia , Smartbits, JDSU, Viavi.

PATENTI Automobilistica B, automunito. Abilitazione al BLSD ed uso DAE. Subacqueo avanzato.