• Pacchetto Office (Word, Excel, Access, PowerPoint)
• Origin
• Maple
• LateX
• Tina, analog circuit simulation
• VisSim, simulation of dynamical systems
• OrCAD
• Root, data analysis framework (CERN)
• LabVIEW
• Xilinx Embedded development kit
• Xilinx ISE
• Xilinx Software development kit
• Android development kit
• ASSEMBLY (motorola DSP 56000)
• VHDL
• C
• C++
• Python
• Java
• Visual Basic
• HTML
• JavaScript
• shell Unix
• MatLab
• RS-232
• TCP/IP
• UDP
• CPLD: Xilinx XC95144XL
• FPGA: Xilinx Virtex 5-6
• FPGA: Zed Board (Xilinx Zinq)

Vedi CV caricato

Date 01/04/2011 -> 01/07/2011 Progettazione e realizzazione di una scheda elettronica con logica programmabile (CPLD) per la generazione dei segnali di trigger di un radar per misure glaciologiche (esperimento GLACIO-RADAR) Nome e indirizzo del datore
di lavoro Istituto Nazionale di Geofisica e Vulcanologia, via di Vigna Murata 605, 00143 Roma Tipo di attività o settore Elettronica

Date 03/10/2011 -> 03/10/2013 Lavoro o posizione ricoperti Borsa di studio ad indirizzo tecnologico per laureati Principali attività e responsabilità Progettazione e realizzazione di schede elettroniche basate su FPGA con processore integrato per il Trigger di primo livello per muoni dell’esperimento ATLAS (CERN Ginevra). Realizzazione di un sistema di lettura (FPGA) e di un sistema di acquisizione dati per un rivelatore a microcapillari scintillanti, esperimento MCS (Roma-Losanna).
Nome e indirizzo del datore di lavoro Istituto Nazionale di Fisica Nucleare, piazzale Aldo Moro 2, 00185 Roma Tipo di attività¡ o settore Elettronica

Date 01/01/2014 -> 31/12/2015 Lavoro o posizione ricoperti Assegno di ricerca ad indirizzo tecnologico PRIN Principali attività e responsabilità Sviluppo di strumenti software per l’analisi ad alta efficienza di dati distribuiti presso il Tier2 di Roma. Realizzazione di Benchmark per test di performance di I/O su differenti File System e Storage Manager. Realizzazione di programmi per il calcolo dell’efficienza di calcolo parallelo su dati distribuiti. Nome e indirizzo del datore
di lavoro Istituto di Fisica Sapienza di Roma, piazzale Aldo Moro 2, 00185 Roma
Tipo di attività¡ o settore Informatica

Ulteriori informazioni
Attivitá didattica Laboratorio di Calcolo, Fisica FIS/01, Sapienza anno 2014. Laboratorio di Calcolo, Fisica FIS/01, Sapienza anno 2015. Corsi di qualificazione CSC 2013, “CERN School Of Computing”. 18-31 agosto 2013, Nicosia, Cipro. http://csc.web.cern.ch ISOTDAQ 2013, “International School Of Trigger and Data Acquisition”. 1-8 febbraio 2013, Thessaloniki, Grecia. https://isotdaq.web.cern.ch/isotdaq/isotdaq/Home.html http://www.isotdaq2013.physics.auth.gr Percorso di qualificazione per associazione al gruppo di autori ATLAS. Mantenimento e sviluppo di nuove procedure per la configurazione ed il controllo della procedura di calibrazione del Trigger di primo livello per muoni dell’esperimento ATLAS. 01/02/2012, 01/02/2013, Roma.

Istruzione e formazione Titolo (1) Laurea quadriennale (V.O.) Fisica, indirizzo Elettronico – Cibernetico Universitá ‘‘Sapienza’’ Universitá degli studi di Roma Data conseguimento 15/07/2010 Votazione 108/110 Titolo della tesi Calibrazioni, allineamenti e monitoring per il Trigger di primo livello per muoni dell’esperimento ATLAS (CERN Ginevra) Link tesi http://www.infn.it/thesis/thesis_dettaglio.php?tid=5455 Titolo (2) Diploma Liceo Classico Istituto Liceo Classico Ginnasio Statale Pilo Albertelli, Roma Data conseguimento 1998 Votazione 40/60

Conoscenze informatiche Sistemi operativi Windows MAC OS Linux Pacchetto Office (Word, Excel, Access, PowerPoint) Origin Maple LateX Tina, analog circuit simulation VisSim, simulation of dynamical systems OrCAD Root, data analysis framework (CERN) LabVIEW Xilinx Embedded development kit Xilinx ISE Xilinx Software development kit Android development kit Linguaggi ASSEMBLY (motorola DSP 56000) VHDL C C++ Python Java Visual Basic HTML JavaScript shell Unix MatLab Protocolli di comunicazione RS-232 TCP/IP UDP Logiche programmabili CPLD: Xilinx C95144XL FPGA: Xilinx Virtex 5-6 FPGA: Zed Board (Xilinx Zinq) MP: Arduino MP: Pic CPLD FPGA: Altera